Modeling of systems and processes Modeling of systems and processes Моделирование систем и процессов 2219-0767 70880 10.12737/2219-0767-2023-16-3-30-41 Технические науки Технические науки Testing and compilation of digital block models in the CAD software and analytical complex Тестирование и компиляция моделей цифровых блоков в программно-аналитическим комплексе САПР Грошева Екатерина Владимировна Grosheva Ekaterina Vladimirovna Чубунов Павел Александрович Chubunov Pavel Aleksandrovich Шмаков Е. В. Shmakov E. V. Зольников Владимир Константинович Zolnikov V. K. Скворцова Екатерина Ильинична Skvorcova Ekaterina Il'inichna Воронежский государственный лесотехнический университет имени Г.Ф. Морозова Россия Voronezh State University of Forestry and Technologies named after G.F. Morozov Russian Federation АО "Научно-исследовательский институт электронной техники" Россия АО "Научно-исследовательский институт электронной техники" Russian Federation АО "Научно-исследовательский институт космического приборостроения" Россия АО "Научно-исследовательский институт космического приборостроения" Russian Federation АО "Микрон" Россия JSC «Micron» Russian Federation Воронежский государственный лесотехнический университет имени Г.Ф. Морозова Voronezh State University of Forestry and Technologies named after G.F. Morozov 18 10 2023 18 10 2023 16 3 30 41 15 10 2023 https://zh-szf.ru/en/nauka/article/70880/view

В статье рассмотрены важные этапы процесса разработки цифрового устройства микроэлектроники, связанные с тестированием и компиляцией моделей цифровых блоков. Работа проводилась в рамках создания отечественного САПР, предназначенного для проектирования различных цифровых устройств микроэлектроники. Представленные работы проведены ФГБОУ ВО «ВГЛТУ» совместно с холдингом РОСЭЛЕКТРОНИКА. Авторами разработана модель цифрового микропроцессора, основанного на ядре SCR1 компании SYNTACORE, 32-битной полнофункциональной моделью архитектуры RISC-V с набором команд IMC. Для симуляции RTL-модели использован симулятор XCELIUM с оболочкой визуализации SimVision от фирмы Cadence, позволяющий произвести полный анализ RTL-модели. Компиляция модели ядра осуществлялась посредством ПО Genus из пакета разработки фирмы Cadence. Далее модель настраивалась и подвергалась оптимизации по временным параметрам согласно заданным ограничениям на разрабатываемый микропроцессор. Важно отметить, что эффективное тестирование и компиляция моделей цифровых блоков требует использования специализированных инструментов, таких как средства автоматического тестирования и системы управления версиями. Это позволяет значительно ускорить процесс разработки и повысить качество конечного продукта. В результате был сформирован пакет файлов для ПО Innovus для создания топологии.

The article discusses the important stages of the process of developing a digital device of microelectronics associated with testing and compiling models of digital blocks. The work was carried out as part of the creation of a domestic CAD system designed for the design of various digital microelectronics devices. The presented works were carried out by VSFEU together with ROSELECTRONICS Holding. The authors have developed a model of a digital microprocessor based on SYNTACORE's SCR1 core, a 32-bit fully functional RISC-V architecture model with an IMC instruction set. To simulate the RTL model, an XCELIUM simulator with a SimVision visualization shell from Cadence was used, which allows a complete analysis of the RTL model. The core model was compiled using the Genus software from the Cadence development package. Next, the model was configured and optimized according to the time parameters according to the specified restrictions on the microprocessor being developed. It is important to note that effective testing and compilation of digital block models requires the use of specialized tools, such as automated testing tools and version control systems. This makes it possible to significantly speed up the development process and improve the quality of the final product. As a result, a package of files for Innovus software was formed to create a topology.

 Симулятор XCELIUM SimVision RTL (Register Transfer Level) система автоматизированного проектирования (САПР) Cadence System Verilog Tool Command Language (TCL). XCELIUM simulator SimVision RTL (Register Transfer Level) computer-aided design system (CAD) Cadence System Verilog Tool Command Language (TCL).

Анализ проблем моделирования элементов КМОП БИС / В.К. Зольников, С.А. Евдокимова, А.В. Фомичев [и др.] // Моделирование систем и процессов. - 2018. - Т. 11, № 4. - С. 20-25. Analiz problem modelirovaniya elementov KMOP BIS / V.K. Zol'nikov, S.A. Evdokimova, A.V. Fomichev [i dr.] // Modelirovanie sistem i processov. - 2018. - T. 11, № 4. - S. 20-25. Проектирование интерфейсов сбоеустойчивых микросхем / В.К. Зольников, Н.В. Мозговой, С.В. Гречаный [и др.] // Моделирование систем и процессов. - 2020. - Т. 13, № 1. - С. 17-24. Proektirovanie interfeysov sboeustoychivyh mikroshem / V.K. Zol'nikov, N.V. Mozgovoy, S.V. Grechanyy [i dr.] // Modelirovanie sistem i processov. - 2020. - T. 13, № 1. - S. 17-24. The performance and energy efficiency potential of FPGAs in scientific computing / T. Nguyen [et al.] // 2020 IEEE/ACM Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems (PMBS). - IEEE, 2020. - С. 8-19. The performance and energy efficiency potential of FPGAs in scientific computing / T. Nguyen [et al.] // 2020 IEEE/ACM Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems (PMBS). - IEEE, 2020. - S. 8-19. Corperation A. Cyclone IV FPGA Device Family Overview // Cyclone IV Device Handbook. - 2013. - Т. 1. Corperation A. Cyclone IV FPGA Device Family Overview // Cyclone IV Device Handbook. - 2013. - T. 1. Vtr 8: High-performance cad and customizable FPGA architecture modelling / K.E. Murray [et al.] // ACM Transactions on Reconfigurable Technology and Systems (TRETS). - 2020. - Т. 13, №. 2. - С. 1-55. Vtr 8: High-performance cad and customizable FPGA architecture modelling / K.E. Murray [et al.] // ACM Transactions on Reconfigurable Technology and Systems (TRETS). - 2020. - T. 13, №. 2. - S. 1-55. Kalms, L. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing / L. Kalms, A. Podlubne, D. Göhringer // Lecture Notes in Computer Science. - 2019. - Vol. 11444. - Pp. 149-164. Kalms, L. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing / L. Kalms, A. Podlubne, D. Göhringer // Lecture Notes in Computer Science. - 2019. - Vol. 11444. - Pp. 149-164. Introduction of rapid prototyping in solving applied problems in production / V.A. Brykin, A.P. Voroshilin, P.A. Uhov, A.V. Ripetskiy // Periodico Tche Quimica. - 2020. -Т. 17, № 35. - Pp. 354-366. Introduction of rapid prototyping in solving applied problems in production / V.A. Brykin, A.P. Voroshilin, P.A. Uhov, A.V. Ripetskiy // Periodico Tche Quimica. - 2020. -T. 17, № 35. - Pp. 354-366. An overview of today’s high-level synthesis tools / W. Meeus [et al.] // Design Automation for Embedded Systems. - 2012. - Vol. 16. - Pp. 31-51. An overview of today’s high-level synthesis tools / W. Meeus [et al.] // Design Automation for Embedded Systems. - 2012. - Vol. 16. - Pp. 31-51. Daoud, L. A survey of high level synthesis languages, tools, and compilers for reconfigurable high performance computing / L. Daoud, D. Zydek, H. Selvaraj // Advances in Intelligent Systems and Computing. - 2014. - Vol. 240. - Pp. 483-492. Daoud, L. A survey of high level synthesis languages, tools, and compilers for reconfigurable high performance computing / L. Daoud, D. Zydek, H. Selvaraj // Advances in Intelligent Systems and Computing. - 2014. - Vol. 240. - Pp. 483-492. A survey and evaluation of FPGA high-level synthesis tools / R. Nane [et al.] // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2016. - Vol. 35, is. 10. - Pp. 1591-1604. A survey and evaluation of FPGA high-level synthesis tools / R. Nane [et al.] // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2016. - Vol. 35, is. 10. - Pp. 1591-1604. Design and research of the behavioral model for the modular reduction device / Y.Zh. Aitkhozhayeva [et al.] // Eurasian Physical Technical Journal. - 2020. - Vol. 17. - Pp. 151-156. - DOI: 10.31489/2020No1/151-156. Design and research of the behavioral model for the modular reduction device / Y.Zh. Aitkhozhayeva [et al.] // Eurasian Physical Technical Journal. - 2020. - Vol. 17. - Pp. 151-156. - DOI: 10.31489/2020No1/151-156. Tynymbayev, S.T. High speed device for modular reduction / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy // Bulletin of National Academy of Sciences of the Republic of Kazakhstan. - 2018. - No. 6 (376). - Pp. 147 - 152. Tynymbayev, S.T. High speed device for modular reduction / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy // Bulletin of National Academy of Sciences of the Republic of Kazakhstan. - 2018. - No. 6 (376). - Pp. 147 - 152. Adilbekkyzy, S. Modeling of the partial reminder former of the modular reduction device / S. Adilbekkyzy, Y.Zh. Aitkhozhayeva, S.T. Tynymbayev // Eurasian Union of Scientists. - 2019. - Vol. 6 (63). - Pp. 47 - 51. Adilbekkyzy, S. Modeling of the partial reminder former of the modular reduction device / S. Adilbekkyzy, Y.Zh. Aitkhozhayeva, S.T. Tynymbayev // Eurasian Union of Scientists. - 2019. - Vol. 6 (63). - Pp. 47 - 51. Development and modeling of schematic diagram for the modular reduction device / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy [et al.] // Problems of Informatics. - 2019. - No. 4. - Pp. 42-52. Development and modeling of schematic diagram for the modular reduction device / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy [et al.] // Problems of Informatics. - 2019. - No. 4. - Pp. 42-52. Метод и алгоритм поиска дефектов для радиационно-стойких микросхем / К.В. Зольников [и др.] // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2014. - № 2. - С. 10-13. Metod i algoritm poiska defektov dlya radiacionno-stoykih mikroshem / K.V. Zol'nikov [i dr.] // Voprosy atomnoy nauki i tehniki. Seriya: Fizika radiacionnogo vozdeystviya na radioelektronnuyu apparaturu. - 2014. - № 2. - S. 10-13. Методы схемотехнического моделирования КМОП СБИС с учетом радиации / К.В. Зольников [и др.] // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2014. - № 2. - С. 5-9. Metody shemotehnicheskogo modelirovaniya KMOP SBIS s uchetom radiacii / K.V. Zol'nikov [i dr.] // Voprosy atomnoy nauki i tehniki. Seriya: Fizika radiacionnogo vozdeystviya na radioelektronnuyu apparaturu. - 2014. - № 2. - S. 5-9. XLS. - URL: https://github.com/google/xls(дата обращения: 02.11.2022). XLS. - URL: https://github.com/google/xls(data obrascheniya: 02.11.2022). Bluespec Compiler. - URL: https://github.com/B-Lang-org/bsc(дата обращения: 02.11.2022). Bluespec Compiler. - URL: https://github.com/B-Lang-org/bsc(data obrascheniya: 02.11.2022). IDCT algorithm implementations. - URL: https://github.com/ispras/hls-idct(дата обращения: 02.11.2022). IDCT algorithm implementations. - URL: https://github.com/ispras/hls-idct(data obrascheniya: 02.11.2022). de Dinechin, F. Designing custom arithmetic data paths with FloPoCo / F. de Dinechin, B. Pasca // IEEE Design & Test of Computers. - 2011. - Vol. 28, Is. 4. - Pp. 18-27. de Dinechin, F. Designing custom arithmetic data paths with FloPoCo / F. de Dinechin, B. Pasca // IEEE Design & Test of Computers. - 2011. - Vol. 28, Is. 4. - Pp. 18-27. Chisel. - URL: https://github.com/chipsalliance/chisel3(дата обращения: 02.11.2022). Chisel. - URL: https://github.com/chipsalliance/chisel3(data obrascheniya: 02.11.2022). MyHDL. - URL: https://www.myhdl.org(дата обращения: 02.11.2022). MyHDL. - URL: https://www.myhdl.org(data obrascheniya: 02.11.2022).