Россия
Россия
В статье рассмотрены этапы разработки отечественной САПР, предназначенной для проектирования различных цифровых устройств микроэлектроники. Представленные работы проведены ФГБОУ ВО «ВГЛТУ» совместно с холдингом РОСЭЛЕКТРОНИКА. Важным процессом в разработке САПР является проектирование аналоговых блоков RTL (Register Transfer Level), определяющих логику функционирования устройства на низком уровне. Такая разработка нуждается в построении маршрута проектирования и тестирование блоков RTL, для практической реализации которого были использованы языки программирования микроконтроллеров Verilog и SystemVerilog. В начале детально описан маршрут тестирования САПР с детальным описанием его этапов. Затем были сгенерированы ячейки функциональных СФ-блоков, приведён алгоритм его генерации. Отличительными чертами проведенного анализа является возможность проводить тестирования для аналоговых блоков. В завершении были задействованы различные методы тестирования, включая функциональное тестирование, проверку работоспособности на различных нагрузках и проверку соответствия спецификациям. Также было проведено моделирование работы блоков на различных рабочих частотах и при изменении параметров. В завершении мы описали процесс установки САПР на рабочую станцию разработчика, что необходимо для правильного использования КСП в среде Cadence.
Маршрут проектирования аналоговых блоков, RTL (Register Transfer Level), система автоматизированного проектирования (САПР), Cadence, System Verilog, модель описания изделия.
1. Зольников, В.К. Верификация проектов и создание тестовых последовательностей для проектирования микросхем / В.К. Зольников, С.А. Евдокимова, Т.В. Скворцова // Моделирование систем и процессов. - 2019. - Т. 12, № 1. - С. 10-16. - DOI:https://doi.org/10.12737/article_5d639c80c07798.20924462.
2. Особенности проектирования микросхем, выполненных по глубоко-субмикронным технологиям / А.В. Ачкасов [и др.] // Моделирование систем и процессов. - 2022. - Т. 15, № 4. - С. 7-17. - DOI:https://doi.org/10.12737/2219-0767-2022-15-4-7-17.
3. Сравнение инструментов высокоуровневого синтеза и конструирования цифровой аппаратуры / А.С. Камкин [и др.] // Труды Института системного программирования РАН. - 2022. - Т. 34, №5. - С. 7-22. -DOI:https://doi.org/10.15514/ISPRAS-2022-34(5)-1.
4. Камкин, А.С. Поиск конфликтов доступа к данным в HDL-описаниях / А.С. Камкин, М.С. Лебедев, С.А. Смолов // Труды Института системного программирования РАН. - 2019. - T. 31, № 3. - С. 135-144. - DOI:https://doi.org/10.15514/ISPRAS-2019-31(3)-11.
5. The performance and energy efficiency potential of FPGAs in scientific computing / T. Nguyen [et al.] // 2020 IEEE/ACM Performance Modeling, Benchmarking and Simulation of High Performance Computer Systems (PMBS). - IEEE, 2020. - Pp. 8-19.
6. Corperation A. Cyclone IV FPGA Device Family Overview // Cyclone IV Device Handbook. - 2013. - Т. 1
7. Vtr 8: High-performance cad and customizable FPGA architecture modelling / K.E. Murray [et al.] // ACM Transactions on Reconfigurable Technology and Systems (TRETS). - 2020. - Т. 13, №. 2. - С. 1-55.
8. Kalms, L. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing / L. Kalms, A. Podlubne, D. Göhringer // Lecture Notes in Computer Science. - 2019. - Vol. 11444. - Pp. 149-164.
9. Daoud, L. A survey of high level synthesis languages, tools, and compilers for reconfigurable high performance computing / L. Daoud, D. Zydek, H. Selvaraj // Advances in Intelligent Systems and Computing. - 2014. - Vol. 240. - Pp. 483-492.
10. A survey and evaluation of FPGA high-level synthesis tools / R. Nane [et al.] // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2016. - Vol. 35, is. 10. - Pp. 1591-1604.
11. Design and research of the behavioral model for the modular reduction device / Y.Zh. Aitkhozhayeva [et al.] // Eurasian Physical Technical Journal. - 2020. - Vol. 17. - Pp. 151-156. - DOI:https://doi.org/10.31489/2020No1/151-156.
12. Tynymbayev, S.T. High speed device for modular reduction / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy // Bulletin of National Academy of Sciences of the Republic of Kazakhstan. - 2018. - No. 6 (376). - Pp. 147 - 152.
13. Adilbekkyzy, S. Modeling of the partial reminder former of the modular reduction device / S. Adilbekkyzy, Y.Zh. Aitkhozhayeva, S.T. Tynymbayev // Eurasian Union of Scientists. - 2019. - Vol. 6 (63). - Pp. 47 - 51.
14. Development and modeling of schematic diagram for the modular reduction device / S.T. Tynymbayev, Y.Zh. Aitkhozhayeva, S. Adilbekkyzy [et al.] // Problems of Informatics. - 2019. - No. 4. - Pp. 42-52.
15. Cryptographic information security / S.O. Kramarov [et al.]. - Moscow: RIOR Publishing Center, 2018. - 322 p.
16. Kumar, C.S. Design and Simulation of Low Dropout Regulator / C.S. Kumar, K. Sujatha // International Journal of Science and Research (IJSR). - 2015. - Vol. 4. No. 5. - P. 1404-1408.
17. AMBA 4 AXI4-Stream Protocol Specification. ARM, Cambridge, UK, ARM IHI 0051A (ID030610), March 03, 2010. - URL: https://developer.arm.com/documentation/ihi0051/a(дата обращения: 02.11.2022).
18. LegUp. - URL: http://legup.eecg.utoronto.ca(дата обращения: 02.11.2022).
19. SmartHLS Compiler. - URL: https://www.microchip.com/en-us/products/fpgas-and-plds/fpga-and-soc-design-tools/smarthls-compiler(дата обращения: 02.11.2022).
20. Vivado Design Suite User Guide: Model-Based DSP. Design Using System Generator. UG897 (v2020.2), November 18, 2020. - URL: https://www.xilinx.com/content/dam/xilinx/support/documents/sw_manuals/xilinx2020_2/ug897-vivado-sysgen-user.pdf(дата обращения: 02.11.2022).
21. Vitis High-Level Synthesis User Guide. UG1399 (v2021.2), December 15, 2021. - URL: https://www.xilinx.com/content/dam/xilinx/support/documents/sw_manuals/xilinx2021_2/ug1399-vitis-hls.pdf(дата обращения: 02.11.2022).
22. Intel FPGA SDK for OpenCL. - URL: https://www.intel.com/content/www/us/en/software/programmable/sdk-for-opencl/overview.html(дата обращения: 02.11.2022).
