Россия
АО "Научно-исследовательский институт электронной техники"
Россия
Россия
УДК 004.08 Носители вводимых и выводимых данных. Запоминающие среды
в статье рассматривается исследование методов проверки соответствия топологии и электрической схемы в электронных устройствах. Авторы представляют новый подход к анализу и верификации топологической структуры с учетом электрических характеристик, что приводит к повышению формализации задач и обеспечивает лучшую оптимизацию взаимодействия человека и компьютерной системы САПР. Исследование включает в себя анализ современных методов и инструментов, используемых в процессе разработки электронных устройств, а также предлагает инновационные подходы к обеспечению согласованности между топологией и электрической функциональностью. Выполняется LVS-проверка проекта с помощью Calibre, xRC-экстракция проекта, физическая верификация проекта средствами САПР Cadence Physical Verification System (PVS), LVS-проверки проекта с помощью PVS. Представляет подробный анализ процесса верификации интегральных схем, выполняемой с использованием современных инструментов САПР. В работе рассматриваются ключевые этапы верификации, включая LVS-проверку проекта с использованием инструмента Calibre, xRC-экстракцию проекта, а также физическую верификацию проекта средствами Cadence Physical Verification System (PVS). Особое внимание уделяется LVS-проверкам, представляющим собой важный этап проектирования, гарантирующий соответствие топологии и электрической схемы. Рассмотрены особенности использования Calibre для выполнения LVS-проверок, а также процесс xRC-экстракции для извлечения параметров резисторов и конденсаторов. Для физической верификации проекта использованы возможности Cadence PVS, обеспечивающего анализ соответствия физической реализации схемы заданным правилам. Полученные результаты и опыт, представленные в статье, могут быть полезными для инженеров и исследователей, занимающихся проектированием интегральных схем, а также для тех, кто интересуется применением современных инструментов САПР в области верификации и валидации электронных устройств
LVS-проверка проекта, xRC-экстракция проекта, физическая верификация проекта, Cadence Physical Verification System, LVS-проверки проекта, Calibre
1. Creation of a behavioral model of an LDMOS transistor based on an artificial MLP neural network and its description in Verilog-A / S.A. Pobeda, M.I. Chernykh, F.V. Makarenko, K.V. Zolnikov // Modeling of systems and processes. – 2021. – T. 14, No. 2. – P. 28-34. – DOI:https://doi.org/10.12737/2219-0767-2021-14-2-28-34.
2. Analysis of problems in modeling CMOS LSI elements / V.K. Zolnikov, S.A. Evdokimova, A.V. Fomichev [et al.] // Modeling of systems and processes. – 2018. – T. 11, No. 4. – P. 20-25.
3. Implementation of the optimal design of a combination device and reliability assessment based on the output voltage / F.V. Makarenko, A.S. Yagodkin, K.V. Zolnikov, O.A. Denisova // Modeling of systems and processes. – 2021. – T. 14, No. 4. – P. 130-139. – DOI:https://doi.org/10.12737/2219-0767-2021-14-4-130-139.
4. Development of a design environment and assessment of the manufacturability of microcircuit production, taking into account resistance to special factors using the example of VLSI 1867Ts6F / V.A. Sklyar, V.A. Smerek, K.V. Zolnikov [et al.] // Modeling of systems and processes. – 2020. – T. 13, No. 1. – P. 77-82.
5. Zolnikov, V.K. Project verification and creation of test sequences for microcircuit design / V.K. Zolnikov, S.A. Evdokimova, T.V. Skvortsova // Modeling of systems and processes. – 2019. – T. 12, No. 1. – P. 10-16.
6. Methods of reliability control in the development of microcircuits / K.V. Zolnikov, S.A. Evdokimova, T.V. Skvortsova, A.E. Gridnev // Modeling of systems and processes. – 2020. – T. 13, No. 1. – P. 39-45.
7. Sukhanov, V.V. Logical design of information support for distributed information systems of critical application / V.V. Sukhanov, O.V. Lankin // Modeling of systems and processes. – 2021. – T. 14, No. 2. – P. 67-73. – DOI:https://doi.org/10.12737/2219-0767-2021-14-2-67-73.
8. Krotkova N. A. Programmable logic integrated circuits (FPGAs) // Scientific almanac. – 2020. – No. 9-2. – pp. 37-39.
9. Kamkin A.S., Chupilko M.M., Lebedev M.S., Smolov S.A., Gaidadzhiev G. Comparison of tools for high-level synthesis and design of digital equipment. Proceedings of the Institute of System Programming of the Russian Academy of Sciences. 2022; 34(5):7-22. https://doi.org/10.15514/ISPRAS-2022-34(5)-1
10. Ivanov A.A., Petrov V.B. CAD software and analytical complex for the development of electronic devices // Electronics and Communications, 2017, No. 2 (56), p. 45-52. 2. Sidorov D.V., Lebedev E.G., Gorbunov A.N.
11. Ushenina I.V. Modern directions of development of FPGA architecture FPGA //XXI century: results of the past and problems of the present plus. – 2017. – No. 4. – pp. 120-124.
12. Smolov S.A. Review of methods for extracting models from HDL descriptions. Proceedings of the Institute of System Programming of the Russian Academy of Sciences. 2015; 27(1):97-124. https://doi.org/10.15514/ISPRAS-2015-27(1)-6
13. Zolotorevich L.A. Behavioral level modeling of VLSI faults in VHDL. Computer science. 2005;(3(7)):135-145.
14. Corperation A. Cyclone IV FPGA Device Family Overview //Cyclone IV Device Handbook. – 2013. – T. 1.
15. Murray KE et al. Vtr 8: High-performance cad and customizable FPGA architecture modeling //ACM Transactions on Reconfigurable Technology and Systems (TRETS). – 2020. – T. 13. – No. 2. – P. 1-55.
16. Kalms L., Podlubne A., Göhringer D. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing. Lecture Notes in Computer Science, vol. 11444, 2019, pp. 149-164.
17. Kalms L., Podlubne A., Göhringer D. HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing. Lecture Notes in Computer Science, vol. 11444, 2019, pp. 149-164.
18. Meeus W., Van Beeck K. et al. An overview of today's high-level synthesis tools. Design Automation for Embedded Systems, vol. 16, 2012, pp. 31-51.
19. Daoud L., Zydek D., Selvaraj H. A survey of high level synthesis languages, tools, and compilers for reconfigurable high performance computing. Advances in Intelligent Systems and Computing, vol. 240, 2014, pp. 483-492.
20. Tynymbayev ST, Aitkhozhayeva Y.Zh, Adilbekkyzy S., et al.Development and modeling of schematic diagram for the modular reduction device. Problems of Informatics, 2019, No. 4, pp.42 – 52.
21. Navabi Z. Design of embedded systems on FPGA: DMK Press. – Moscow, 2016. – 464 p. – ISBN978-5-97060-174-7
22. Allen PE CMOS Analog Circuit Design (The Oxford Series in Electrical and Computer Engineering) / PE Allen, DR Holberg – 3rd edition, – Oxford University Press: USA, 2011. – 757 p.
23. Kaeslin H. Digital Integrated Circuit Design / H. Kaeslin. – New York: Cambridge University Press, 2008. – 845 p.
24. Polyakov A.K. VHDL and VERILOG languages in the design of digital equipment. – M.: SOLON-Press, 2003. – 320 pp.
25. Multiscale Dataflow Programming. Maxeler Technologies, London, UK, Version 2021.1, May 14, 2021
